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论文关键词：高速信号；采集与分析系统；FIFO}双口SRAM，CPLD 数据采集作为一种获取信息的手段在现代科学研究和工业生产中起着越来越重要的作用。随着技术的进步和应用领域的拓宽，待分析信号的频谱越来越宽。这就对数据采集系统的设计提出了2个方面的要求：一方面，要求接口简单灵活且有较高的数据传输率；另一方面，由于数据量通常都较大，要求能对数据做出快速反应，并及时进行分析和处理[1]。虽然目前单片机的工作频率不断提高，但仍然无法满足要求_2]。对信号的采集就需要更高速的设备来处理，以满足采样定理要求，尤其是电子测量仪器更是如此。因此，对高速信号采集与分析系统硬件架构的研究尤为重要。1 高速信号采集与虚拟分析系统结构虚拟仪器是以计算机为依托，实现与传统专用仪器相同乃至更强的功能：31。计算机和仪器的密切结合是目前仪器发展的一个重要方向。基于USB接口的高速信号采集与虚拟分析系统结构如图1所示。 程控衰减放大器电路的作用是对大信号进行衰减，而对小信号进行放大，保证输入到A／D中的信号幅度范围在A／D转换器要求的输入电压范围内，达到最好的测量与观察效果_‘]。 A／D与高速缓存是高速信号采集系统的核心。下面以BB公司的典型8位高速A／D转换器ADS830E为例。探讨高速数据采集和存储系统结构。ADS830E具有信噪比高、功耗低、非线性畸变小等特点，广泛应用于图像处理、数字通信和视频测试系统中。引脚如图2所示。ADS830E的输入电压幅度是可以编程控制的，11脚(REFL)为控制引脚，当11脚置高电平时，ADS830E输入电压范围是1．5～3．5 V，即2 V的峰峰值。当11脚置低电平时，输入电压范围是2～3 V，即1 V的峰峰值，前级的信号调理电路设计时要基于此来考虑。ADS830E输出的数字量可直接与5 V或3．3 V逻辑接口。 ADS830E采样频率为10 k s_1～60 M S一，其采 样时序如图3所示。ADS830E在每个时钟周期进行 1次A／D转换，即采样频率等于时钟频率，因此可通 过控制采样时钟来控制采样频率。在时钟的上升沿 将启动A／D转换，在脉冲的下降沿输出数据到存 Vcc IN REFL VDRV IN D0 CM Dl D2 REFT D3 REFB D4 INT／EXT D5 GND D6 D7 GND CLK 图2 AD鹞30E引脚图 储器。从时序图可知，当前输出的采样数据是4个 时钟周期以前采样电压值，就是说从采样到输出有4 个时钟周期的延迟，对于高速采样来说这是可忽 略的。 图3 ADS830E A／D转换时序图 对于一般的高速数据采集系统而言，除了采用高 速的A／D转换器、高速存储器等高速器件之外，还要 解决如何高速寻址、如何控制总线逻辑、如何进行高速 存储以及如何方便地与PC机交换数据等问题0]。要 实现数据的实时缓存，有以下3种方法。 2“ADS830E+高速FIFO”实现高速缓存 FIFO存储器是一种具有先入先出特性的双口 SRAM，其没有地址总线，随着写入或读取信号，数据地 址指针自动递加或递减来实现寻址。FIFO的读数据和 写数据是分开执行的，在写操作时，当WR写引脚在下降 沿的时候，数据写入到RAM中，同时写地址指针递增； 当读操作时，在RD6I脚出现下降沿的时候，数据从 RAM中读出，同时读地址指针递增；当FIFO的复位引 脚出现低电平时，读写指针均清零，并且读写操作均不 能执行。FIFO存储器有3个标志位引脚，分别为FF (满标志)：当存储器存满后置位该标志，此时存储器忽 略一切写数据操 |
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