高速数据采集系统的设计一

一．高速数据采集系统构成

                                   图1  系统框图

    系统框图如图1所示，模拟输入经过高速A/D转化器，进入高速缓存降低速率，后经总线接口进入计算机处理。

1． A/D转换器的选取

    在高速数据采集系统中，按ADC给出的速度指标全速运行是不可取的。全速运行下ADC的有些指标会有所降低而且功耗很大。应给ADC留有一些裕量，除非不得已，通常都不应采用全速运行。因此，根据系统100MHz采样速度的要求，采用SPT公司的8bits的SPT7725。。该芯片的最高采样速度为300MSPS，输入带宽为210MHz，满足系统的要求。

2． 高速缓存

对于高速数据采集系统，数据经A/D输出，还需对数据进行缓存减速以满足后面处理速度的要求。对于高速A/D，转换一路信号都受器件特性、工艺水平的限制，因此高速A/D实际情况下在输出部分，必须附带高速缓存，输出一般分几路输出，交替给出转换数据以降低速率。

3．总线接口

本系统计算机接口总线采用PCI总线。PCI总线是32位并可升级到64位的独立于CPU的总线结构。总线速度高达33／66MHz，同步控制、猝发(burst)传送使数据传输速度高达132MB／s(32位总线)、264MB／s(64位总线)。PCI总线为外设提供了一个高带宽的数据通道，把外设从I／0总线上移下来，不需处理器的介入就可进行数据传输。PCI总线可进行隐式仲裁，提高了总线效率。由于PCI总线协议非常复杂，通常采用两种接口方案来执行PCI协议——专用芯片和PLD，FPGA等。专用PCI接口芯片使用简单方便，设计者不需在处理系统与PCI总线接口的问题上花很多时间。本系统采用AMCC公司的S5933专用芯片来实现PCI协议。S5933功能强大．既可以作为PCI总线从设备接口，也可以作为系统主设备接口，最大传输速率可达132M／s(32位数据总线)。 

二．系统的结构框图和工作原理

                        图2 高速采集系统结构框图

高速采集系统结构框图如上图所示，被测信号首先经过调理电路进行滤波和电压变换。调理电路主要是保证信号质量，尽量减少畸变和将信号变换为适合A/D处理的幅度并提供足够的驱动能力。信号经A/D转换器利用高速器件分路的方法，将输出数据分成2路进行存储。每路的数据输出速率为50MH z。FIF0采用CY7C4261—10，最高存取速度为100MHz，能够满足系统要求，每片CY7C4261—10容量为16K，总存储量为32K。路进行存储。7725的2路ECL输出数据分别与2个8bit驱动器相连，由于FIFO的速率可高达100MHz，所以无需加锁存可直接相连。其间经ECL到TTL电平转换。

S5933片内提供两个独立的FIF0数据通道，一个是用于PCI到外加总线的数据传送；另一个是用于外加总线到PCI总线的数据传送。这两个FIF0的深度都只有8x 32bit，即每传递8个双字就要产生一次中断，故需增加FIFO的深度。由于FIF0存储器是一个有两个端口，并按先进先出的顺序来暂时存放数据的存储器，输人口和输出口的工作彼此是独立的。无须地址总线，大大简化了系统设计。只要当前存放在FIF0中的数据少于FIF0的容量，就可以继续向FIF0中写人数据。当FIFO存满数据时，它就会给出满标志信号并阻止继续写人数据；同样，只要FIF0内部还存有数据就可以继续从FIFO中读出数据。当FIFO中所有的数据被读完时，它就会给出空标志信号。这样就可以轮流读取采样数据，经PCI总线送入内存中。